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Ic設計工具vi（IC設計工具有哪些）
發(fā)布時間：2023-05-04 10:54:58
稿源：
創(chuàng)意嶺 閱讀：
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大家好！今天讓創(chuàng)意嶺的小編來大家介紹下關于Ic設計工具vi的問題，以下是小編對此問題的歸納整理，讓我們一起來看看吧。
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本文目錄:
數(shù)字ic設計用什么軟件
專業(yè)IC設計工具：synopsys不易綠色，需要linux環(huán)境可以拿FPGA開發(fā)工具先練練手，F(xiàn)PGA設計和IC數(shù)字前端類似，開發(fā)工具xilinx ise、xilinx vivado、altera quartus網(wǎng)上也比較好下載，windows開發(fā)環(huán)境
畫IC版圖用什么軟件做服務器
IC版圖設計主要有以下幾個比較牛的軟件（用不用服務器都可，PC直接能跑客戶端的）：Cadence EDA軟件
數(shù)字系統(tǒng)模擬工具Verilog-XL；
電路圖設計工具Composer；
電路模擬工具Analog Artist；
射頻模擬工具Spectre RF；
版圖編輯器Virtuoso Layout；
布局布線工具Preview；
版圖驗證工具Dracula等
Synopsys EDA軟件
綜合平臺 DC Ultra
布局布線系統(tǒng) Apollo-II
三維全芯片參數(shù)提取 Star-RCXT
層次化物理驗證 Hercules
門級靜態(tài)時序分析 PrimeTime
高質量的IP庫 DesignWare Library
自動測試向量生成 TetraMAX ATPG
Mentor graphics EDA軟件
具有EDA全線產品，包括：
仿真工具Eldo、 ModelSim等 ;
驗證工具Calibre 系列；
IC設計工具icstudio；
FPGA設計系統(tǒng);
IC測試軟件FastScan 、DFT、DFM等 ;
PCB設計系統(tǒng)
Zeni EDA軟件
九天（Zeni）系統(tǒng)是熊貓（Panda）系統(tǒng)的改進版，由我國在80年代后期自主開發(fā)，面向全定制和半定制大規(guī)模集成電路設計的EDA工具軟件。
覆蓋了集成電路設計的主要過程，包括：
基于語言的和基于圖形的設計輸入，各個級別的設計正確性的模擬驗證（ZeniVDE）；
交互式的物理版圖設計（ZeniPDT）；
版圖正確性驗以及CAD數(shù)據(jù)庫 （ZeniVERI）。
推薦用cadence軟件，這個“最大”,呵呵~本人也用過，cadence ic5141 資料比較多，網(wǎng)上綠色也比較全，個人電腦就能用（要在XP用得先裝個虛擬機），現(xiàn)在已經有cadence ic610 的綠色版了
專業(yè)IC設計軟件有哪些？
專業(yè)的IC設計工具名稱稀奇古怪，五花八門。相同設計環(huán)節(jié)的工具不同的公司有不同的名稱。模擬工具跟數(shù)字工具也是基本不相關。下面只介紹數(shù)字IC設計工具。目前主流的有三大EDA工具提供商：Cadence，Synopsys和Mentor公司。你可以到他們網(wǎng)站上瀏覽。 他們的網(wǎng)站本身就是一個巨大無比的IC設計知識庫。但是對于初學者，估計看完了網(wǎng)站可能還是不知道門在哪里。
下面以Synopsys為例，只撿最常用最傳統(tǒng)的工具說一下。
RTL綜合和測試相關的工具：
仿真工具：VCS
綜合工具：Design Compiler
靜態(tài)時序分析：Prime Time
形式驗證：Formality
ATPG工具：TetraMax ATPG, DFT MAX
FPGA綜合工具：Synplify Pro
好像沒有代碼設計輸入工具？有的，但是基本上大家常常只使用Vi或者UltraEdit之類的編輯器就夠了。
IC設計公司最常用的是什么軟件？還有IC設計的流程究竟是什么？（回答盡量通俗一點）
1. 首先是使用 HDL 語言進行電路描述，寫出可綜合的代碼。然后用仿真工具作 前仿真，對理想狀況下的功能進行驗證。這一步可以使用 Vhdl 或 Verilog 作為 工作語言， EDA 工具方面就我所知可以用 Synopsys 的 VSS （for Vhdl） VCS 、 （for Verilog）Cadence 的工具也就是著名的 Verilog-XL 和 NC Verilog 2.前仿真通過以后，可以把代碼拿去綜合，把語言描述轉化成電路網(wǎng)表，并進行 邏輯和時序電路的優(yōu)化。在這一步通過綜合器可以引入門延時，關鍵要看使用了 什么工藝的庫這一步的輸出文件可以有多種格式，常用的有 EDIF 格式。綜合工 具 Synopsys 的 Design Compiler，Cadence 的 Ambit 3，綜合后的輸出文件，可以拿去做 layout，將電路 fit 到可編程的片子里或者 布到硅片上這要看你是做單元庫的還是全定制的。全定制的話，專門有版圖工程 師幫你畫版圖，Cadence 的工具是 layout editor 單元庫的話，下面一步就是自 動布局布線,auto place & route，簡稱 apr cadence 的工具是 Silicon Ensembler,Avanti 的是 Apollo layout 出來以后就要進行 extract,只知道用 Avanti 的 Star_rcxt,然后做后仿真，如果后仿真不通過的話，只能 iteration， 就是回過頭去改。 4,接下來就是做 DRC,ERC,LVS 了,如果沒有什么問題的話，就 tape out GDSII 格式的文件， 送制版廠做掩膜板， 制作完畢上流水線流片， 然后就看是不是 work 了做 DRC,ERC,LVSAvanti 的是 Hercules,Venus,其它公司的你們補充好了 btw:后仿真之前的輸出文件忘記說了，應該是帶有完整的延時信息的設計文件 如：*.VHO,*.sdf RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT 1。PT 后一般也要做動態(tài)仿真，原因：異步路徑 PT 是做不了的 2。綜合后加一個形式驗證，驗證綜合前后網(wǎng)表與 RTL 的一致性 3。布版完成后一般都會有 ECO，目的手工修改小的錯誤 SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC, LVS--->TAPE OUT SPEC：specification，在進行 IC 設計之前，首先需要對本 IC 的功能有一個基 本的定義。 ARCHITECTURE：IC 的系統(tǒng)架構，包括算法的設計，算法到電路的具體映射，電 路的具體實現(xiàn)方法，如總線結構、流水方式等。 在 IC 前端的設計中，ARCHITECTURE 才是精華，其他的大部分都是 EDA 工具的使 用，技術含量不高。 dv, design verification,驗證 和前端、后端并列。 DFT, design for test. 前后端合作，并與 tapeout 后測試合作。 ir-drop. 后端和驗證合作。 SI, 后端。 low-power design ,前后端合作. 數(shù)字 ic 設計流程 2 根據(jù)我的工作寫了一個數(shù)字 ic 的設計流程，肯定有很多不足甚至錯誤的地方，歡迎大家批評指正！ 數(shù)字 ic 設計流程； 1. 需求分析： 只有需求分析做好了才可能設計出一個好的產品。這個工作主要 是根據(jù)市場需求規(guī)劃整個 chip 所要實現(xiàn)的全部功能，這也是一個很痛苦的工作，因為市場要求設計 人員設計出功能越多越好并且單價越低越好的產品(mission impossible ^_^)。如果你做得是一個很有 前瞻性很有技術性的 chip，那就更要命了，在你做規(guī)劃的時候，你用的協(xié)議很可能只是一個草案， 到你的代碼仿真通過或者即將投片的時候，草案變成了一個國際標準，并且作了修改，修改的那部 分你很可能就沒有實現(xiàn)(痛苦啊)， 這個時候你怎么辦？所以需求分析是很重要的， 不過國內的工程師 一般不重視這一步。 2. 系統(tǒng)設計： 就是考慮把需求怎么實現(xiàn)的過程。這個階段涉及到的工作是時 鐘模塊的實現(xiàn)思想、各個具體模塊的劃分、模塊之間的接口和時序關系、管腳說明及封裝、寄存器 功能描述及編址等。Active HDL 這個工具可以很清楚的表達出模塊之間的層次和關系，推薦在系統(tǒng) 設計的時候使用。系統(tǒng)設計做的好對代碼編寫和仿真有很大幫助，可以很大程度上減輕后端的壓力。 3. 代碼編寫： code，大家最喜歡的階段也是大家認為比較沒有前途的階段。不過要想做出來的 chip 成本低，一個好的高質量的 code 也是很重要的。流行的編輯工具是 Ultraedit32，Active HDL 也很不 錯，沒有這些工具就用記事本吧，赫赫，工作站上一般就是用 vi 編輯器了。 4. 代碼仿真： 仿真用 的工具工作站上的有 VCS、nc_verilog 和 nc_sim 等，也有用 modelsim 的，不過比較少；pc 上一般 就是用 modelsim 了， Active HDL 也有比較多的人用， 我覺得 pc 上還是 modelsim 比較好， 但是 Active HDL 可以生成 test_bench 的框架，要是兩個工具都有，不防結合起來用。 5. fpga 測試： 這一步不 是必需的，但是 fpga 測試很容易找出代碼仿真很難發(fā)現(xiàn)的錯誤，比如異步 fifo 的空滿判斷等，只是 fpga 驗證環(huán)境的構建比較困難。 fpga 階段經常用到下面的一些工具： 在 Synplicity 這是一個非常好的 綜合工具，綜合效率比較高、速度也比較快，同時也能檢查出代碼編寫中的一些錯誤，F(xiàn)PGA Express 也不錯。布線工具根據(jù)選用的不同公司的 fpga 而選用不同的工具，Xilinx 公司的產品用 ISE，Altera 公司的產品選用 QuartusII 或者 MaxplusII。 以上就是數(shù)字 ic 設計的所謂的前端工作，下面是后端流 程，后端流程的工作和投片廠家有關，設計人員的工作量在不同廠家之間相差還是比較大的 6. 綜 合： 綜合是指將 rtl 電路轉換成特定目標 （用約束來描述） 的門級電路， 分為 Translation、 Optimization 和 Mappin，設計者需要編寫約束文件，主要為了達到時序，面積，功耗等的要求，涉及到的綜合工 具如 synopsys 的 design compiler,cadence 的 ambit buildgates(包含在 se_pks or spc 中)。毫無疑問， synopsys 的 DC 是大家常用的，最新的版本是 2003.06 版。還有一個工具是 magma，主要是面向 0.18 及以下工藝，發(fā)展比較快。 7. 門級驗證： 這一步是為了保證布局布線的正確性。 門級驗證包括 了門單元的延時信息，因而需要廠家工藝庫的支持。 一開始要用到 formality 進行功能上的形式驗 證。 通過 formality 檢查后，要進行動態(tài)仿真和靜態(tài)時序分析(STA)。STA 的工具常見的工具 是 synopsys 公司的 primetime，這種工具只用來分析門級的時序，速度較快，對提高電路的分析速度很 有幫助，可以在很短的時間找出 timing violation，縮短驗證所用的時間，并且分析的覆蓋面比較廣， 不需要 testbench。動態(tài)仿真和代碼仿真一樣，仿真用的工具有 VCS、nc_verilog 和 nc_sim 等，觀察 輸出是否達到功能與時序的要求，這種驗證方法需要 testbench，對硬件要求高，速度慢，但是是一 種比較可靠的方法 8 布局布線 CADENCE 的 SPC、MONTEREY 的 ICWIZARD 都是很好的工具， 易于使用。 廠家根據(jù)工藝會加入線延時信息返回給設計者。 9 后仿真 使用的工具和門級驗證一樣。 有些廠家為了盡可能縮短后端時間，可以幫你做 formality 檢查，但是需要設計者提供源代碼，設計 者一般都會拒絕。 好了，剩下的事情就讓廠家去做吧。 歡迎大家批評指正！ 我對 IC 設計流程的一些理解（模擬 IC 部分）對于模擬 Asic 而言，在進行設計時是不能使用 verilog 或者其他的語言對行為進行描述，目前已知的可 以對模擬電路進行描述的語言大部分都是針對比較底層的針對管級網(wǎng)表的語言， 比如在軟件 hspice 和 hsim 所使用的面向管級網(wǎng)表連接關系的語言——spice。因此如果使用語言對電路進行描述的話，在遇到比較大 型的電路時使用門級或者管級網(wǎng)表就比較麻煩。所以，一般在進行模擬電路設計的時候可以使用圖形化的 方法來對模擬電路進行設計。比較常用的工具有 Cadence 公司的 Virtuso、Laker、Epd（workview） ，其中 Cadence 自帶有仿真器 spectra 可以實現(xiàn)從電路圖輸入到電路原理圖仿真，以及根據(jù)電路圖得到版圖并且 可以利用 cadence 的其他工具插件實現(xiàn)完整的版圖驗證，從而完成整個模擬電路芯片的設計流程。但是對 于 Laker 和 Epd 而言，這些軟件所能完成的工作只是利用 foundry 模擬庫中基本單元構建模擬電路圖，所 得到的只是模擬電路的網(wǎng)表，而不能對該模擬電路進行仿真，因此一般在使用 laker 或者 EPD 的時候都需 要將得到的模擬電路轉化為網(wǎng)表的形式，利用第三方的仿真軟件進行仿真，比如使用 hsim、hspice 或者 pspice 對得到的網(wǎng)表進行仿真。然后再使用第三方的版圖軟件進行版圖設計和 DRC、ERC、LVS 檢查，所 以從設計的方便性上講使用 Cadence 的全系列設計軟件進行模擬電路設計是最為方便的。 在得到模擬電路的版圖后就可以根據(jù)版圖提取寄生參數(shù)了，寄生參數(shù)的提取方法和前面所講的數(shù)字電路的 版圖參數(shù)提取是完全相同的，利用提取得到的寄生參數(shù)就可以得到互聯(lián)線所對應的延遲并且將該延遲或者 是 RC 參數(shù)反標回模擬電路圖中去，從而得到更符合實際版圖情況的電路圖。對該電路圖仿真就可以完成 后仿真，得到更符合實際芯片工作情況的信號波形。 因此， 在模擬電路設計中版圖設計是非常重要的， 一個有經驗的版圖設計師可以很好將各種模擬效應通 過版圖來避免，從而在相同設計的情況下得到性能更好的芯片設計。另外，一個準確的模擬單元庫對于得 到更貼近實際流片測試結果的仿真波形也具有很大幫助的。 可惜目前國內的 foundry 做的庫都不是很理想， 做的比較好的就只有 TSMC、UMC 這種大廠。以上就是關于Ic設計工具vi相關問題的回答。希望能幫到你，如有更多相關問題，您也可以聯(lián)系我們的客服進行咨詢，客服也會為您講解更多精彩的知識和內容。
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